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| 数字锁相环电路 |
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| 数字锁相环电路 |
| 简介： |
时钟控制电路１０根据时钟信号ＣＬＫ产生基准时钟信号ｃｋ２，在相位比较器２０处执行与来自可编程掩膜产生电路５０的震荡信号Ｓ５０的相位比较，根据比较结果产生向上信号Ｓｕｐ和向下信号Ｓｄｗ，并将这些信号输出给计数器３０。计数器３０从最高有效位到最低有效位连续地确定位的值，输出计数Ｓ３０给数字控制延时线４０，控制震荡信号Ｓ４０的频率。在达到锁定状态之后，计数器３０根据向上／向下信号从最低有效位到最高有效位连续地确定位的值并跟踪基准时钟信号ｃｋ２，因此，可以缩短数字ＰＬＬ电路的查询时间。 |
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| 全文：详细说明书附图共52页 | | |
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